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GPS北斗时钟系统环路结构

日期:2021-11-10 21:03
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摘要:
  以锁相环为基础的时钟产生结构如图1所示:外部25MHz的参考时钟信号或总线时钟(BusCLK)先进入到一个接收缓冲器,在进入鉴频鉴相器(PFD)之前要经过一个分频器,(GPS北斗时钟系统)分频系数为M1,得到图1中φi,然后与从分频器M6来的内部反馈信号Фo在PFD中比较,得到误差信号Фe,它将作为电荷泵以及滤波网络的输入,用以控制压控振荡器(VCO)。VSPACE=12 HSPACE=12 ALT="图2:鉴相器结构。
  VCO的输出先经过M3分频,再通过缓冲以后产生系统的主时钟PClk。(GPS北斗时钟系统)同时,主时钟在进入分频器M6之前先通过H树形时钟分布网络,*后返回鉴相器,这样就形成了整个反馈回路。从平衡的角度来看, PFD的两个输入必须在频率和相位上保持一致,因此所得到的芯片内核时钟和输入的总线时钟的比值fpclk/fbus必须与M6/M1相等。通过改变M6以及M1的值,可以得到输入时钟频率的整数倍或者分数倍值。由于芯片要求时钟不能出现漂移,所以输出时钟占空比以及系统的相位调整能力必须对环境以及工艺参数变化不敏感。VCO的输出也可以切换到分频器M5上,得到的输出可作为二级高速缓存(L2)的时钟。同理,fvco=M3×fpclk =M5×fL2CLK,二级缓存的输出频率也可以通过调整M3以及M1来得到理想的值。

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